第 6 章　时序逻辑：电路怎么「记住」

6.1为什么需要记忆

想想加法器的工作方式：你给它 A 和 B，它给你一个结果。但如果你想把「3+5 的结果 8」先存起来，过一会儿再拿它去加 2，组合逻辑做不到——因为输入一撤，输出立刻消失。

计算机真正在做的事情，是一连串有先后顺序的运算：先把上一步的结果存住，再用它做下一步。没有「记忆」，就只能算一步忘一步，什么都干不成。所以我们需要一类能把状态保持住的电路——这就是 时序逻辑电路（sequential logic）。

把「算一步忘一步」的窘境再推演具体一点。假设要算 (3 + 5) × 2，拆成两步：第一步算 3+5；第二步拿结果乘 2。对纯组合电路来说，第二步开始时第一步的「8」已经无处可寻——加法器的输出线上现在只剩空气。唯一的补救办法是把「8」抄到一个能保住它的地方，等第二步要用时再抄回来。这个「抄下来、存得住」的过程，就是记忆的全部使命：让「先后」成为可能。凡是多步骤的任务——累加、计数、逐条执行程序——都依赖它。可以说，没有记忆，就没有「步骤」这个概念，只剩「当场一次性算完」的静态函数。

「状态」（state）这个词也值得多说一句。记忆电路保存的不只是一个孤零零的 0 或 1，而是系统走到哪一步的完整进度：程序执行到第几条指令、计数器数到几、一个按钮流程走到第几步。工程师把这些统称为「状态」，把整个系统的运转看成「状态一步一步迁移」的过程——这套视角叫状态机（finite state machine），它是读懂数字系统行为的总纲，本节先埋个名字，后面的计数器、CPU 指令周期都是它的实例。

还要澄清一个容易混淆的问题：计算机里明明有内存条、硬盘，记忆不是早就有了吗？——它们和本章要造的「记忆」是同一使命、不同层次的三种物理解法。触发器（本章）靠电反馈自锁，快如闪电但一个要占好几个晶体管，只做少量「手边」记忆；内存（第 9 章）靠电容存电荷，密度高但会漏电要刷新；硬盘（第 10 章）靠磁畴翻转，断电也在但慢。速度、容量、成本三者不可兼得，工程就用「分层」来各取所长——这个金字塔，等学完第 9、10 章你会看得更完整。

再举一个你以后会天天见的状态：CPU 里有个寄存器叫程序计数器（Program Counter，PC），它记住的正是「程序执行到第几条指令」。每执行完一条，PC 加一；遇到跳转，PC 改写成新地址——程序的「进度」全靠它扛着。假如 PC 没有记忆，CPU 每拍都要问「我从哪儿来」——整个「按顺序执行」的体系立刻崩塌。所以下一章讲冯·诺依曼结构时，你会看到「存储程序」四个字的分量，一半就压在这些能记状态的电路身上。

航空工程师对本节其实再熟悉不过：机载设备的「自检测」（BIT）要在上电后按步骤推进，每一步的结果都要存进状态字；测试台要「记住」上次设定的量程。凡是带「流程」二字的系统，都活在时序逻辑的世界里。

6.2反馈：让输出「绕回」输入

怎么凭空造出记忆？关键在于一个反直觉的操作：把输出的一部分，接回输入。这叫 反馈（feedback）。

直觉上，这好像会造成「死循环」。但如果我们用的是两个交叉耦合的非门（或与非门），神奇的事情就发生了：

为什么它能「记住」？因为这是一个有自洽解的环路：

• 如果 Q = 1，那么它右边的非门输出 Q̄ = 0，这个 0 又喂回左边，维持 Q = 1……稳定。
• 反过来，Q = 0 也是一个稳定状态。

它有两个稳定状态，而且没人动它，它就永远待在当前状态——这就是「记住了一位」。这种「两个稳定状态」的电路，正是第一章说的 bit 的物理化身。

为什么这个「循环」不是死循环？用代数把它写出来最服人。两个非门的方程联立：

逐一代入验证：取 Q=1，则 Q̄ = NOT(1) = 0，代回第一式 Q = NOT(0) = 1——自洽 ✓。再取 Q=0，则 Q̄ = 1，代回 Q = NOT(1) = 0——同样自洽 ✓。所以这个方程组恰有两个自洽解：Q=1 和 Q=0。「死循环」的恐惧来自「永远算不完」；而这里每绕一圈都回到同一个值，绕一千圈结果不变——绕圈恰恰是它「不变」的原因。用方程的语言说：反馈环不是没完没了的求值，而是一个联立方程组，解出来的两个不动点，就是两种可保持的状态。

那会不会卡在 Q=0.5 这种「中间解」？理想数字模型里不会（只有 0、1 两级），但真实的模拟电路里有一个危险地带：两个非门都工作在高增益的线性区时，「Q 半高不低」在数学上也是一种瞬时平衡——这叫亚稳态（metastable state）。好比一支笔竖立在笔尖上：理论上能立住，一阵微风就倒。上电瞬间，电路可能恰好悬在中间，要靠器件噪声把它「踹」进 0 或 1 的山谷才消停——倒向哪边是随机的。这就是真实系统必须有复位电路（上电时强制把关键触发器压到已知状态）的原因：与其赌运气，不如开机就把所有状态钉在确定值上。航空电子对上电初始化的严格要求，根源就在这里。

把这个双稳态结构放到物理世界里找类比，最贴切的是山谷里的小球：两个山谷（状态 0 和 1）、中间一道山脊（亚稳态）。小球待在任一谷底都安稳（记忆保持），想换个谷得用力推过山脊（写入操作），推一半撒手它会滚回原谷（抗小扰动），推过了脊线才落进新谷（写入成功）。后面 SR 锁存器的 S/R 端，干的就是「推球过脊」的活。

有趣的是，「双稳态」并不是电的专利，机械世界早就用它存状态：墙上的拨杆开关扳到上是「开」、扳到下是「关」，松手后靠机构自锁在上位或下位——这是一个标准的机械双稳态，不加外力永远停得住，这就是「机械记忆」；而按钮开关松手即回弹，它只有稳态没有保持，什么也记不住。驾驶舱面板上的大量双位拨杆开关（比如设备通断、模式选择），本质上就是一套机械版 SR 锁存器：你拨过去的动作是「写入」，机构自锁是「保持」。把这套直觉平移到电路：非门环是「机构」，S/R 是「拨杆」，Q 是「当前档位」——记忆不神秘，只是把「能停下来的状态」做进了物理结构里。

最后把「反馈」的纪律说清楚，这是个硬规矩：组合逻辑严禁出现反馈环。奇数个非门首尾相连（3 个、5 个……），环路里没有稳定解，信号每绕一圈翻转一次，永不停歇——电路变成一台高频振荡器，输出再无规律可言。有趣的是，工程师后来把这种「毛病」变废为宝：用奇数个门搭环做环形振荡器，数一数振荡频率，就反推出单个门的延迟——芯片测试就是这么量 τ 的。而时序逻辑的反馈之所以不炸，靠的是环路里有能停下来的机制（双稳态）；「有控制的反馈」与「失控的振荡」，一线之隔，区别就在环里有没有不动点。

6.3SR 锁存器：最原始的一位记忆

两个非门能「记住」，但你没法改变它。要能写入，需要把非门换成带输入端的或非门，就有了 SR 锁存器（SR latch，S=Set 置位，R=Reset 复位）。

它有两个输入：

• S（Set）= 1：把状态「设成 1」（Q=1）。
• R（Reset）= 1：把状态「清零」（Q=0）。
• S、R 都为 0：保持，维持原状态不变——这就是「记住」。

这张行为表不是凭空规定的，可以从或非门逐门推出来。两个或非门交叉耦合：上门输入 R 与 Q̄、输出 Q；下门输入 S 与 Q、输出 Q̄（或非门：任一输入为 1，输出即为 0）。逐档验证：

• 置位（S=1，R=0）：下门被 S=1 强制输出 Q̄ = 0；上门两个输入 R=0、Q̄=0，于是 Q = NOR(0,0) = 1。置位成功 ✓。之后若 S 回到 0，Q=1 继续压着下门，Q̄ 保持 0，Q 保持 1——这就是「写入后保持」的全过程。
• 复位（S=0，R=1）：对称地，上门被 R=1 压成 Q=0，下门 NOR(0,0)=1 得 Q̄=1。复位成功 ✓。
• 保持（S=0，R=0）：两个门都「没被强压」，输出靠交叉反馈互相锁死——之前是 1 就保持 1，是 0 就保持 0。
• 禁止（S=1，R=1）：两个门同时被强压，Q=0 且 Q̄=0——互补关系被破坏（Q 和 Q̄ 应当永远相反）。更糟的是同时撤回 00 时：两个门都想从 0 变 1，谁先翻取决于两个门纳秒级的制造差异——结果不可预测。所以这档被标为「禁止」。

SR 锁存器已经能「记住」了，但它有个别扭之处：两个输入都要管，而且 S=R=1 是非法状态。工程师想要一个更简单、更不易出错的记忆单元——这就是 D 触发器。

顺带把工程师的第三种语言介绍给你：波形图（时序图，timing diagram）。真值表描述「所有可能的输入组合」，波形图则按时间轴展示信号随拍变化的全过程——横轴是时间，每行一个信号，高高低低画出方波。例题 3 的五拍操作画成波形图，就是两行输入波形加一行 Q 波形：置位脉冲一拉高，Q 跟着变 1，脉冲撤走 Q 依然稳在 1——「写入」「保持」在图上一目了然。芯片手册里的时序图还要在波形上标注建立时间、保持时间等极限参数；读懂数字电路的时序图，和读懂机械图纸的剖面图一样，是行业基本功。

这里补一个实物辨析，读别的教材或芯片手册时你一定会撞见：SR 锁存器还有个「孪生兄弟」——与非门版。把两个交叉耦合的门换成与非门，行为完全「对偶」：因为与非门是「任一输入为 0，输出即为 1」，所以置位/复位变成低电平有效——S̄=0 置位、R̄=0 复位，两输入全 1 时保持，全 0 才是禁止档（正好与或非门版相反）。CMOS 工艺里与非门结构最简单、最省晶体管，所以真实芯片内部多用与非门版，电路图上把输入端画一个小圆圈表示「0 有效」。两个版本行为表对偶、记忆本质完全相同——认出小圆圈，翻译成「低有效」，就不会被手册绕晕。

SR 锁存器在工程里最经典的用途之一是按钮消抖。机械触点闭合时会弹跳几毫秒，直接接组合逻辑会数出「按了七八次」。改用一个双触点按钮：常闭点接 R（一直把锁存器压在 0），按下瞬间常开点接 S（置位）——弹跳期间触点在 S、R 之间来回跳，但每一跳都是「保持」或「置位」，绝不会有第二次翻转：抖动被双稳态「吃」掉了。驾驶舱面板上的灯光告警按一下点亮、确认后复位，用的正是这一手。小小的锁存器，解决了纯组合逻辑永远解决不了的问题——这也正是 6.1 节结论的又一次验证。

6.4D 触发器：时钟同步的记忆单元

D 触发器（D flip-flop，D=Data 数据）是数字电路里最常用的记忆单元。它只有一个数据输入 D，外加一个关键的新东西——时钟（clock，记作 CLK）。

D 触发器的行为极其简单，一句话：在时钟「跳变」的那一瞬间，把 D 的值抄进 Q，并一直保持到下一次跳变。

为什么「边沿触发」如此重要？因为它给电路带来秩序：所有触发器都听同一个时钟的号令，在同一个瞬间一起更新，避免了「你变我变、乱成一团」的竞争。这台「节拍器」，是后面 CPU 按部就班工作的基础。

D 触发器是怎么从 SR 锁存器「长」出来的？一步步看，这是「接口工程」的绝佳范例。SR 锁存器的毛病有两个：要管两个输入、有禁止档。第一刀改造：把 S 端直接接 D，把 D 经一个非门接到 R 端。这样一来 S 和 R 永远恰好相反——要么 (1,0) 置位，要么 (0,1) 复位，禁止档 (1,1) 从物理上被焊死了（D 不可能同时是 0 和 1）。行为表瞬间瘦身成一句话：「D 是什么，Q 就变成什么」。一个非门，消灭了一整类错误操作——用组合逻辑包装时序单元，让非法状态无从发生，这个思路后面还会反复出现。

但这一刀之后还剩一个隐患：S 和 R 什么时候「生效」没有约定，D 线上的毛刺、抖动会随时写坏记忆。第二刀改造就是请进时钟：先看不用时钟、简单加一个「使能门」的版本——电平触发的 D 锁存器：CLK=1 期间输出 Q透明地跟随 D（像导线直通），CLK=0 时保持。它能记住，但「透明」是个大麻烦：在 CLK=1 的整个窗口里，输出就是输入的镜像——如果这个输出经过一段组合逻辑又绕回自己的输入（比如计数器结构「下一拍的新值 = 当前值加一」），窗口期间信号可能穿透组合逻辑再穿回输入，再次触发更新，一个时钟周期内自己写自己好几轮，数据彻底失控。这个故障模式叫「穿透」，它是电平锁存做同步系统的死穴。解决之道：把「窗口」从一整段压扁成一瞬间——只在上升沿开门拍一张照。工程上的经典实现是主从结构：两级锁存器串联，时钟相位恰好相反，主级开窗时从级关闭、主级关门的一瞬从级开门——数据像接力一样一棒传一棒，任凭窗口多长都不可能穿透两级。边沿触发，不是玄学，是两道门闩的接力。

clock_edges = [1, 0, 1, 1, 0]   # 每个上升沿时刻 D 上的值
Q = 0
for d in clock_edges:
    Q = d                      # 上升沿一到，把 D 抄进 Q
    print(f"沿到：D={d} → Q={Q}")

真实器件的边沿没有数学上的「一瞬间」那么理想，于是有了两条重要的时序纪律，读芯片手册、做板级设计都会遇到：建立时间（setup time）——数据必须在上升沿到来之前提前稳定一小段时间；保持时间（hold time）——数据在上升沿之后还必须再稳一小段时间。两个窗口都是皮秒到纳秒级，但一旦违反，触发器就可能采到「半截数据」甚至掉进亚稳态。所以高速数字设计的报告里，工程师花大量时间核对的就是这两个参数——记忆单元虽好，喂它的数据要「端稳了再上菜」。

看电路图时再教认一个符号约定：触发器的方框图上，时钟输入脚边画一个小三角，表示「边沿触发」；若是电平触发的锁存器，则不画三角（或用输入名 CLK 直接标注）。同样，输入输出脚上的小圆圈表示「低电平有效」。以后你翻任何一张数字电路图，先看圈和三角，器件脾气就猜得八九不离十——符号是工程师之间的速记，这两个记号是最常用的两个。

把本节的两个词最后对齐一次（呼应前面的名词溯源）：latch 与 flip-flop 在中文里常混称「锁存器/触发器」，严格区分是——latch 电平触发（开窗期间透明，适合做缓存的暂存、总线隔离），flip-flop 边沿触发（只在沿上拍一帧，是同步系统的标准记忆单元）。CPU 里的寄存器一律用后者；前面按键消抖那种「不进同步系统」的场合，前者更省。

6.5寄存器：触发器并排成「字」

一个 D 触发器只能存 1 个 bit。要把 8 个、32 个、64 个 bit 一起存起来，只要把相应数量的 D 触发器并排，共用同一个时钟——这样它们就在同一瞬间一起更新。这就是 寄存器（register）。

寄存器是 CPU 的「工作台」：CPU 内部的累加器、指令寄存器、程序计数器，本质都是寄存器。它们暂存正要运算的数据，是运算器和存储器之间的高速中转站。第 8 章讲 CPU 时，你会看到它们如何协同。

并排存字只是寄存器最基础的一种组织方式。给同一排触发器补一点「相邻接线」，就长出两个极有用的品种：移位寄存器——把每个触发器的 Q 接到右邻的 D，数据每来一拍就整体挪一位，像生产线上的托盘；计数器——把每位的翻转接到下一位的时钟上，低位每翻满一轮高位才动一格，像里程表的进位齿。别小看这两条接线，串行通信（数据一位一位排队走）和定时/分频（频率逐级减半），全靠它们。

讲计数器之前，先补齐一块拼图——JK 触发器。它是对 SR 锁存器「禁止档」的一次漂亮改造：把 S、R 改名为 J、K，前三档行为照旧（J=1 置位、K=1 复位、全 0 保持），唯独「双 1」这一档被重新定义成翻转（toggle）：J=K=1 时，每来一个时钟沿，Q 就翻成相反值。为什么 SR 的死穴到了 JK 手里就活了？关键在边沿触发的配合——时钟沿来的一瞬，Q̄ 的当前值恰好告诉电路「该翻向哪边」，反馈信息现成可用，永远不会像 SR 那样两门抢跑。于是「禁止档」摇身一变成了最实用的功能档，工程师再不用战战兢兢地绕开双 1。

有了 JK，T 触发器就是顺手的事：把 J、K 并联接成一个输入端 T——T=0 时 J=K=0（保持），T=1 时 J=K=1（翻转）。换句话说，T 触发器 = 只用「翻转/保持」两档的 JK，它是造计数器、分频器的最小单元。

计数器里最常用的单元叫 T 触发器（T=Toggle，翻转）：T=1 时每逢时钟沿，Q 就翻成相反值（1 变 0、0 变 1）。它的妙处在「翻两次回原点」——一整圈恰好两个时钟周期，于是输出频率正好是时钟的一半。把多个 T 触发器串成链，前一级的 Q 喂后一级的时钟，频率就一路减半、减半、再减半：

移位寄存器为什么值得一条生产线？因为它一肩挑起串行与并行的相互翻译：远距离传数据（线缆昂贵、接头易坏）时让 bit 排队单线进出——串行；机器内部处理（一次算 64 位）时要全员并列——并行。串行进来的位流用移位寄存器收满 8 拍，再并行输出给 CPU 一次读走（串入并出）；CPU 写好的 8 位数据并行装入，再一位一位排队送上总线（并入串出）。航空数据总线、USB、以太网，凡是「线少路长」的场合全是串行的天下，而每一次串并转换，幕后都是这一排触发器在推位。这个「并行快但费线、串行省线但排队」的取舍，是贯穿计算机体系结构的母题。

6.6时钟信号：数字电路的心跳

把全片所有的 D 触发器都连到同一根时钟线上，让它们步调一致地更新——这个节拍信号，就是数字电路的心跳。

时钟通常由一块石英晶体振荡器产生。石英有一种奇妙的物理性质叫 压电效应：给它电压它会微微变形，去掉电压它又弹回来，这个「机械振动」反过来又会诱发出电信号，形成一个非常稳定的振荡频率。它就像一块「电子节拍器」，每秒振动几十亿次，给 CPU 报时。

时钟频率越高，电路每秒能完成的动作就越多——但也不能无限快，因为每个动作都需要一点时间让电信号跑到位（下一章会讲到「时钟周期」和「频率」的关系）。

把频率和周期的关系用一个公式钉死，它是本章所有定量计算的钥匙：

现在可以揭晓一个经典数字了：32768。电子表、主板上的实时时钟（RTC）几乎都用 32.768 kHz 的石英晶振——为什么偏偏是这个数？因为它等于 2¹⁵：一块很小的石英按这个频率振动，再接上 15 级 T 触发器分频链（2¹⁵ = 32768），末端经过 15 级分频恰好得到精确的 1 Hz——1 秒一拍、一拍一秒，秒再累计成分、时、日。用 2 的幂当基准，让「分频到整数」变成可能：换任何「漂亮」的数（比如 30000 Hz）都除不出干净的 1 Hz。

时钟还有一位低调的「安全卫士」角色——看门狗定时器（watchdog timer）：它本质就是一个计数器，程序必须周期性地「喂狗」（清零计数）；一旦程序跑飞、卡死，忘了喂，计数器溢出就触发复位，系统自动重启。航空电子、工业控制里的看门狗，正是「时序逻辑」在替系统兜底——用最朴素的计数器，守护最要命的可靠性。

最后留一个辨析收尾：是不是所有电路都靠同一根时钟？理论上可以不靠——「异步电路」不用全局时钟，靠握手信号推进，省电但设计极难验证，实践中极少使用。今天的数字系统几乎清一色「同步设计」：一根（或几根）全局时钟统一切拍。但不同器件各有各的时钟（CPU 一根、硬盘一根、总线一根），信号跨时钟域交界时，「A 的沿」可能恰好落在「B 的采样窗中间」——亚稳态再次登场。工程上用「两级触发器同步器」（数据先过两个串接的 D 触发器再使用）来化解。你只需先记住结论：同步域内秩序井然，跨域交接必须设卡——细节留给后续课程。